Para os engenheiros de sistemas de comunica\u00e7\u00e3o digital, um profundo conhecimento da estrutura de quadros do PCM30\/31 \u00e9 fundamental para o projeto, a manuten\u00e7\u00e3o e a avalia\u00e7\u00e3o do desempenho do sistema. Esse sistema de modula\u00e7\u00e3o de c\u00f3digo de pulso (PCM) baseado em uma taxa de 2,048 Mbit\/s n\u00e3o \u00e9 apenas a espinha dorsal das redes tradicionais de multiplexa\u00e7\u00e3o por divis\u00e3o de tempo (TDM), mas seus rigorosos princ\u00edpios de design para quadros e multiframes continuam a brilhar em muitas hierarquias digitais s\u00edncronas e metodologias de teste de taxa de erro de bits. Este artigo se aprofundar\u00e1 no n\u00facleo de sua estrutura de quadro a partir das perspectivas de implementa\u00e7\u00e3o t\u00e9cnica e aplica\u00e7\u00e3o de engenharia, e detalhar\u00e1 sua fun\u00e7\u00e3o essencial no teste de desempenho de erro de bit.<\/p>\n\n\n
O padr\u00e3o PCM30\/31, amplamente usado na Europa e na China, forma a base do link E1. Sua tarefa principal \u00e9 integrar 30 canais de voz de usu\u00e1rio independentes (intervalos de tempo 1 a 15, 17 a 31), juntamente com um intervalo de tempo dedicado para sinaliza\u00e7\u00e3o e sincroniza\u00e7\u00e3o (intervalo de tempo 0 e intervalo de tempo 16 dentro do multiframe), em um \u00fanico link de transmiss\u00e3o por meio de multiplexa\u00e7\u00e3o por divis\u00e3o de tempo precisa. Cada canal de voz \u00e9 amostrado em uma frequ\u00eancia de 8 kHz, com cada amostra codificada em 8 bits ap\u00f3s a compress\u00e3o A-law (padr\u00e3o europeu), resultando em uma taxa por canal de 64 kbit\/s. Os 30 canais de voz representam 1,920 Mbit\/s, com 128 kbit\/s adicionais alocados para sincroniza\u00e7\u00e3o de quadros, alarmes e sinaliza\u00e7\u00e3o, totalizando a taxa caracter\u00edstica do sistema de 2,048 Mbit\/s.<\/p>\n\n\n
Uma compreens\u00e3o completa de sua estrutura de quadro \u00e9 um pr\u00e9-requisito para qualquer teste avan\u00e7ado e diagn\u00f3stico de falhas. A estrutura do quadro do PCM30\/31 \u00e9 uma arquitetura de temporiza\u00e7\u00e3o hier\u00e1rquica e precisa.<\/p>\n\n\n
Um quadro b\u00e1sico tem 256 bits de comprimento (32 timeslots \u00d7 8 bits\/timeslot) e dura\u00e7\u00e3o de 125 microssegundos (correspondente \u00e0 frequ\u00eancia de quadro de 8 kHz).<\/p>\n\n\n\n
Timeslot 0 (TS0): Timeslot de sinal de alinhamento de quadro. Em quadros pares, ele transmite um padr\u00e3o de sincroniza\u00e7\u00e3o espec\u00edfico `0011011` para que o receptor localize e sincronize com a estrutura do quadro. Em quadros \u00edmpares, seu segundo bit \u00e9 fixado como \u201c1\u201d para diferenci\u00e1-lo dos quadros pares, enquanto os bits restantes podem ser usados para transmitir indica\u00e7\u00f5es de alarme etc.<\/p>\n\n\n\n
Timeslots 1 a 15, 17 a 31 (TS1-TS15, TS17-TS31): Esses 30 intervalos de tempo transportam dados de tr\u00e1fego do usu\u00e1rio (normalmente voz).<\/p>\n\n\n\n
Timeslot 16 (TS16): No n\u00edvel do quadro b\u00e1sico, ele poderia ser usado inicialmente como um canal de tr\u00e1fego. Entretanto, na estrutura mais complexa de v\u00e1rios quadros, ele recebe uma miss\u00e3o mais cr\u00edtica.<\/p>\n\n\n
Para abordar a transmiss\u00e3o de sinaliza\u00e7\u00e3o para os 30 canais, foi introduzido o conceito de um multiframe. Um multiframe consiste em 16 quadros b\u00e1sicos consecutivos (F0 a F15) com dura\u00e7\u00e3o de 2 milissegundos.<\/p>\n\n\n
Esse mecanismo de sincroniza\u00e7\u00e3o hier\u00e1rquico e em banda, embora aumente a complexidade do sistema, garante uma confiabilidade de sincroniza\u00e7\u00e3o e uma precis\u00e3o de correla\u00e7\u00e3o de sinaliza\u00e7\u00e3o extremamente altas. O receptor deve primeiro obter a sincroniza\u00e7\u00e3o do quadro antes de poder identificar corretamente o multiframe e, em seguida, analisar a sinaliza\u00e7\u00e3o correta e os dados de tr\u00e1fego - um processo altamente sens\u00edvel ao desempenho da taxa de erro de bits do sistema.<\/p>\n\n\n
Na instala\u00e7\u00e3o, aceita\u00e7\u00e3o e manuten\u00e7\u00e3o de rotina dos sistemas de comunica\u00e7\u00e3o, a taxa de erro de bits \u00e9 o indicador de desempenho mais importante. A estrutura de quadro padronizada do PCM30\/31 oferece condi\u00e7\u00f5es ideais para testes.<\/p>\n\n\n
A taxa de erro de bit (BER) \u00e9 definida como a propor\u00e7\u00e3o de bits recebidos erroneamente em rela\u00e7\u00e3o ao n\u00famero total de bits transmitidos. \u00c9 uma medida estat\u00edstica, com requisitos t\u00edpicos para sistemas PCM geralmente em 10-6<\/sup> ou melhor. Em testes de laborat\u00f3rio e de campo, os engenheiros geralmente usam a seguinte f\u00f3rmula cl\u00e1ssica para avalia\u00e7\u00e3o:<\/p>\n\n\n\n BER = Ne \/ N<\/strong><\/strong><\/p>\n\n\n\n onde Ne<\/strong> \u00e9 o n\u00famero de bits com erro contados durante o per\u00edodo de observa\u00e7\u00e3o, e N<\/strong> \u00e9 o n\u00famero total de bits transmitidos no mesmo per\u00edodo. Entretanto, a simples contagem de erros de bits \u00e9 insuficiente para sistemas complexos estruturados em quadros.<\/p>\n\n\n Aproveitando a estrutura conhecida do quadro, podemos projetar cen\u00e1rios de teste que simulem mais de perto as defici\u00eancias reais:<\/p>\n\n\n\n 1. Teste de erro de sincroniza\u00e7\u00e3o de quadro: Um sinal de teste padr\u00e3o PCM30\/31 \u00e9 enviado ao sistema em teste, e o padr\u00e3o de sincroniza\u00e7\u00e3o no intervalo de tempo 0 \u00e9 monitorado no receptor. A perda consecutiva do padr\u00e3o de sincroniza\u00e7\u00e3o al\u00e9m de um limite \u00e9 declarada como uma perda de sincroniza\u00e7\u00e3o de quadro. A estabilidade da sincroniza\u00e7\u00e3o de quadros reflete diretamente a robustez do sistema em condi\u00e7\u00f5es de canal ruins. A pesquisa mostra uma rela\u00e7\u00e3o quantitativa entre o projeto de detectores de sincroniza\u00e7\u00e3o de quadros e a taxa de erro de bits do canal, em que as probabilidades de sincroniza\u00e7\u00e3o falsa e sincroniza\u00e7\u00e3o perdida s\u00e3o fundamentais para avaliar o desempenho da sincroniza\u00e7\u00e3o[1].<\/p>\n\n\n\n 2. Monitoramento de erros CRC-4 (Cyclic Redundancy Check): Essa \u00e9 uma t\u00e9cnica fundamental para o monitoramento de erros em servi\u00e7o no PCM30\/31. Na estrutura do multiframe, posi\u00e7\u00f5es espec\u00edficas de bits s\u00e3o usadas para calcular uma soma de verifica\u00e7\u00e3o CRC-4. O transmissor calcula o CRC com base em bits espec\u00edficos em um multiframe e o insere em posi\u00e7\u00f5es reservadas no pr\u00f3ximo multiframe; o receptor executa o mesmo c\u00e1lculo e compara\u00e7\u00e3o. Esse m\u00e9todo permite o monitoramento cont\u00ednuo do desempenho do `BER` na ordem de 10-6<\/sup> sem interromper o servi\u00e7o, com base no poderoso recurso de verifica\u00e7\u00e3o de erros da divis\u00e3o polinomial[2].<\/p>\n\n\n\n 3. Teste de erro do canal de sinaliza\u00e7\u00e3o: Como o timeslot 16 transporta sinaliza\u00e7\u00e3o cr\u00edtica, os erros aqui podem causar falhas graves, como falhas na configura\u00e7\u00e3o da chamada. Nos testes, sequ\u00eancias espec\u00edficas de teste de sinaliza\u00e7\u00e3o podem ser injetadas no timeslot de sinaliza\u00e7\u00e3o e verificadas no receptor para avaliar a taxa de erro de bit do canal de sinaliza\u00e7\u00e3o.<\/p>\n\n\n Para medir com precis\u00e3o taxas de erro de bit muito baixas, as sequ\u00eancias bin\u00e1rias pseudo-aleat\u00f3rias (PRBS) de per\u00edodo longo (como a sequ\u00eancia de 215<\/sup>-1 ou 220<\/sup>-1 recomendados pela ITU-T O.151) s\u00e3o usados como cargas de teste, injetados nos intervalos de tempo de tr\u00e1fego. Essas sequ\u00eancias se aproximam das caracter\u00edsticas de ru\u00eddo branco, simulando adequadamente a aleatoriedade dos dados reais e testando o sistema para expor erros intermitentes causados por jitter de tempo, desvio de fase etc.<\/p>\n\n\n Um profundo conhecimento da estrutura do quadro PCM30\/31 vai muito al\u00e9m do dom\u00ednio de um padr\u00e3o ultrapassado. Ela representa o paradigma cl\u00e1ssico de design de \u201csincroniza\u00e7\u00e3o estruturada\u201d e \u201csinaliza\u00e7\u00e3o em banda\u201d nas comunica\u00e7\u00f5es digitais. Para os engenheiros de hoje, esse conhecimento ajuda a:<\/p>\n\n\n Embora as redes IP tenham se tornado comuns, o PCM30\/31 e a filosofia de design da estrutura de quadros e as metodologias de teste de taxa de erro de bits que ele incorpora continuam sendo uma parte indispens\u00e1vel da base de conhecimento de um engenheiro de comunica\u00e7\u00e3o, continuando a desempenhar um papel fundamental nas comunica\u00e7\u00f5es de rede privada, na manuten\u00e7\u00e3o de equipamentos legados e no teste de interoperabilidade de novos sistemas.<\/p>\n\n\n\n A TFN \u00e9 um fabricante e fornecedor de instrumentos de teste de comunica\u00e7\u00e3o. Est\u00e3o dispon\u00edveis testadores de erro de bit, testadores de Ethernet e analisadores de transmiss\u00e3o digital. Se quiser saber mais sobre a solu\u00e7\u00e3o de teste de erro de bit, entre em contato com a equipe de suporte da TFN:<\/p>\n\n\n\n E-mail: info@tfngj.com<\/u><\/a><\/p>\n\n\n\n WhatsApp: +86-18765219251<\/p>\n\n\n\n3.2 Teste de erro especializado com base na estrutura do quadro<\/h3>\n\n\n\n
3.3 Padr\u00f5es de teste e teste de estresse<\/h3>\n\n\n\n
\n4. Resumo t\u00e9cnico e valor de engenharia<\/strong><\/strong>\n<\/h2>\n\n\n\n
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